Рефераты, курсовые
Рефераты, курсовые, контрольные по радиоэлектронике, схемотехнике и связи
В нашем банке рефератов, контрольных и курсовых работ представлены работы по тематикам: радиоэлектроника, схемотехника, связь, комуникации, кибернетика, сети, компьютеры, информационные технологии. Вы можете сразу скачать необходимую вам курсовую, реферат или контрольную работу, либо просмотреть предварительно содержимое выбранного реферата без изображений, в виде простого текста, чтобы иметь представление о реферате или курсовой работе.
- Рефераты - ПК, ИВТ, радиоэлектроника, компьютеры и периферийные устройствам
- Рефераты - информатика, программирование и кибернетика
- Рефераты - коммуникации и связь
- Рефераты - компьютерные сети, безопасность сетей
- Рефераты - радиоэлектроника и компьютеры
- Рефераты - электроника и схемотехника
В режиме просмотра Вы видите содержимое реферате, контрольной или курсовой работы в виде простого текста, без изображений. Такой режим поможет Вам оценить содержимое реферата и принять решение о необходимости скачать ту или иную курсовую работу. Скачав реферат, вы получите полную электронную версию работы.
описание процессоров семейства adsp
скачать реферат
Порт ввода Y также принимает данные из двух источников: из регистра AY и регистра обратной связи ALU – AF. Регистр AY привязан к порту Y и состои из двух регистров AY0 и AY1. Эти регистры даступны для чтения и записи с DMD-шины и перезаписываемы с PMD-шины. Система комманд позволяет читать регистры AY0 и AY1 с помощью PMD-шины, но то же с использованием DMD-PMD модуля. Выводы ругистров AY0 и AY1 реализованы аналогично регистрам AX0 и AX1.
Выход ALU подключен к выходному регистру результата AR и через регистр обратной связи AF на вход. AF – внутренний регистр ALU, который позволяет результату вычисления использоваться в качестве следующего операнда. Регистр AR имеет выход на DMD- и R-шины. В системе комманд предусмотрена возможность чтения регистра AR посредством PMD-шины аналогично двум предыдущим случаям.
Любой из регистров ALU доступен для записи и чтения в течении цикла процессора (для чтения в начале цикла, для чтения - в конце). Таким образом, новое значение, записанное в конце одного цикла, может быть прочитанно лишь в начале следующего. Это позволяет входным регистрам записать в ALU опренд в начале цикла и считать следующий в конце того же цикла. Это так же позволяет сохранить содержимое регистра результата в памяти и прооперировать со следующим результатом в одном цикле.
ALU имеет двойные банки регистров AX, AY, AF и AR (на рис.2.1 это показано тенями). Но в один момент времени доступен только один банк. Доплнительный банк может быть активизирован для чрезвычайно быстрого контекстного переключения. В этом случае новая задача, подобно подпрограмме обработке прерывания, может выполнияться без сохранения текущих данных в памяти.
Выбор главного или альтернативного банка регистров определяется битом 0 регистра режимоа процессора MSTAT. Если этот бит – 0, то выбран главный банк, если – 1, то дополнительный.
Стандартные функции ALU перечисленны в таблице 2.1.
Таблица 2.1
R= X+Y
Сложение операндов X и Y
R= X+Y+CI
Сложение операндов X и Y и бита коррекции
R= X-Y
Вычитание операндов X из Y
R= X-Y+CI-1
Вычитание операндов X из Y с заемом
R= -X
Инверсия X
R= -Y
Инверсия Y
R= X+1
Инкремент X
R= Y+1
Инкремент Y
R= X-1
Декремент X
R= Y-1
Декремент Y
R= PASS X
Операнд X не изменяет результата
R= PASS Y
Операнд Y не изменяет результата
R= 0
Очистка результата
R= ABS X
Модуль X
R= X AND Y
Логическое умножение операндов X и Y
R= X OR Y
Логическое сложение опреандов X и Y
R= X XOR Y
Исключающее ИЛИ операндов X и Y
R= NOT X
Отрицание X
R= NOT Y
Отрицение Y
Регистры ввода ALU перечисленны ниже.
Регистры для порта X: AX0, AX1, AR, MR0, MR1, MR2, SR0, SR1.
Регистры для порта Y: AY0, AY1, AF.
Регистры для порта R: AR, AF.
Регистры MR0, MR1, MR2 являются регистрами результатов модуля MAC, а SR0, SR1 – модуля Shifter.
Операции мультиточности в ALU связаны с сигналом carry-in и битом переноса AC. Операция сложение с переносом предназначена для сложения старших частей мультиточных чисел, также как, вычитание с заемом – для их вычитания.
Регистр AR имеет режим работы - насыщение, в котором он устанавливается в минимальное отрицательное значение или максимальное положительное, если операция заканчивается переполнением. Эта функция регистра AR становится возможной при установке 3 регистра MSTAT.
Таблица 2.2.
Режим блокировки переполнения разрешается при установки бита 2 регистра MSTAT. В этом режиме при переполнении бит AV устанавливается и при последующих операциях остается в этом состоянии, таким образом следующее переполнение уже не генерируется. Бит состояния AV можно очистить непосредственно с DMD-шины.
ALU поддерживает методы деления. Деление осуществляется путем сложения и циклического сдвига с помощью двух специальных примитивов. Делить можно знаковые и без знаковые числа, однако делитель и делимое должны быть одного типа.
Обычная точность деления (32-разрядное делимое, 16-разрядный делитель, 16-разрядный остаток) реализуется за 16 циклов. Может быть получена большая или меньшая точность остатка. Делитель может быть сохранен в регистре AX0, AX1 или в любом регистре результатов R. Старший байт знакового делителя должен находиться либо в регистре AY1, либо в AF, без знакового – в AF. Младший байт делителя любого типа должен находиться в AY0. Остаток после деления будет записан в регистр AY0.
Первый из двух примитивов - это команда «деление-знак» (DIVS), преназначена для деления чисел со знаком. Она вычисляет знаковый бит остатка выполняя операцию исключающее-ИЛИ для знаковых разрядов делителя и делимого. Регистр AY0 сдвигается на одну позицию таким образом, чтобы знаковый разряд переместился в позицию LSB. Вычисленный зныковый разряд сохраняется в бит AQ регистра состояния. Структура операции DIVS показанна на рисунке 2.2.
1 2 3 4 5 6 7 8
