В режиме просмотра Вы видите содержимое реферате, контрольной или курсовой работы в виде простого текста, без изображений. Такой режим поможет Вам оценить содержимое реферата и принять решение о необходимости скачать ту или иную курсовую работу. Скачав реферат, вы получите полную электронную версию работы.

80286 процессор (lexicon)

скачать реферат

ДДДДДДЩ
     Сигнал 'BUS ADDRESS LATCH ENABLE' генерируется контроллером
шины 82288 и используется на системной  плате  для  защелкивания
истинных  адресов и сигналов выбора памяти,  поступающих из мик-
ропроцессора. Канал ввода - вывода рассматривает его как индика-
тор истинного адреса микропроцессора или пдп (когда используется
'AEN').  Адреса микропроцессора SA0 - SA19 защелкиваются по зад-
нему фронту 'BALE'. Во время циклов ПДП на 'BALE' устанавливает-
ся высокий уровень.

   я2ЪДДДДДДДДДДДДДДДДї
   я2і -I/O CH CK (I) і
   я2АДДДДДДДДДДДДДДДДЩ
     Сигнал '-I/O  CHANNEL  CHECK'  обеспечивает системную плату
информацией об ошибках четности в памяти или устройствах на  ка-
нале ввода - вывода.  Когда сигнал активен, он индицирует неуст-
ранимую системную ошибку.

   я2ЪДДДДДДДДДДДДДДДДї
   я2і I/O CH RDY (I) і
   я2АДДДДДДДДДДДДДДДДЩ
     Сигнал 'I/O CHANNEL READY' устанавливается памятью или уст-
ройством ввода-вывода на низкий уровень ( нет готовности), чтобы
удлинить циклы ввода-вывода или памяти.  Любое устройство с низ-
ким быстродействием,  использующее эту линию,  должно установить
на ней низкий уровень,  как только обнаружит свой истинный адрес
и команду чтения или записи.  Машинные циклы продлеваются на це-
лое число  периодов  синхронизации (167 Нс).  Этот сигнал должен
сохранять низкий уровень не менее 2,5 Мкс.

   я2ЪДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДї
   я2і IRQ3 - IRQ7, IRQ9 - IRQ12 и IRQ14 - IRQ15 і
   я2АДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДЩ
     Сигналы 'INTERRUPT REQUEST' 3 - 7,  9 - 12, 14 и 15 исполь-
зуются для сообщения микропроцессору о том , что устройство вво-
да-вывода требует обслуживания. Запросы на прерывание имеют при-
оритетную структуру: IRQ9 - IRQ12 , 14 и 15 имеют высший приори-
тет ( IRQ9 - наивысший),  а IRQ3 - IRQ7 имеют низший приоритет (
IRQ7 - наинизший).  Запрос на прерывание  генерируется  ,  когда
уровень  на  линии IRQ изменяется с низкого на высокий.  Высокий
уровень на линии должен сохраняться до тех пор ,  пока микропро-
цессор  не подтвердит запрос на прерывание ( подпрограмма обслу-

                                - 11 -

живания прерываний ). IRQ13 используется на системной плате , но
не доступен на канале ввода-вывода.  IRQ8 используется для часов
реального времени.

   я2ЪДДДДДДДДДДДї
   я2і -IOR(I/O) і
   я2АДДДДДДДДДДДЩ
     Сигнал '-I/O READ' обеспечивает передачу данных с  устройс-
тва ввода - вывода в шину данных.  Сигнал может управляться сис-
темным микропроцессором или контроллером ПДП или же микропроцес-
сором или контроллером ПДП ,  находящимися на канале ввода-выво-
да. Этот сигнал активен при низком уровне.

   я2ЪДДДДДДДДДДДї
   я2і -IOW(I/O) і
   я2АДДДДДДДДДДДЩ
     Сигнал '-I/O WRITE' обеспечивает чтение данных из шины дан-
ных  в  устройство ввода-вывода.  Сигнал может управляться любым
микропроцессором или контроллером пдп  в  системе.  активен  при
низком уровне.

   я2ЪДДДДДДДДДДДДДДДДДДДДДДї
   я2і -SMEMR(O) -MEMR(I/O) і
   я2АДДДДДДДДДДДДДДДДДДДДДДЩ
     Эти сигналы обеспечивают передачу данных с устройств памяти
в шину данных. '-SMEMR' активен только тогда, когда адрес выбора
памяти находится в нижнем 1 Мб пространства памяти.  '-MEMR' ак-
тивен  во  всех циклах чтения памяти.  '-MEMR' может управляться
любым микропроцессором или контроллером ПДП в системе.  '-SMEMR'
образуется из '-MEMR' и адреса выбора нижнего 1 Мб памяти.  Если
микропроцессор на канале ввода - вывода захочет управлять сигна-
лом '-MEMR', то в течение одного периода синхронизации перед ак-
тивизацией '-MEMR' все адресные линии на шине должны быть истин-
ными. оба сигнала активны при низком уровне.

   я2ЪДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДї
   я2і DRQ0 - DRQ3 и DRQ5 - DRQ7 (I) і
   я2АДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДЩ
     Запросы на ПДП 0 - 3 и 5 - 7 являются асинхронными запроса-
ми канала,  используемыми периферийными устройствами и микропро-
цессорами канала ввода-вывода для получения ПДП ( или управления
системой).  Запросы  имеют  приоритетную структуру :  DRQ0 имеет
высший приоритет, а DRQ7 - низший. Запрос генерируется путем ус-
тановки  активного уровня на линии DRQ.  Линия DRQ должна сохра-
нять высокий уровень до тех пор ,  пока не станет активной линия
подтверждения запроса на пдп (DACK). По запросам DRQ0 - DRQ3 вы-
полняется 8-разрядная передача,  а по DRQ5 - DRQ7  16-разрядная.
DRQ4  используется  на  системной плате и не доступен для канала
ввода- вывода.

   я2ЪДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДї
   я2і -DACK0  - -DACK3   и  -DACK5  - -DACK7 (O) і
   я2АДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДДЩ
     Сигналы подтверждения ПДП 0 - 3 и 5 -  7  используются  для
подтверждения  запросов  на  ПДП (DRQ0 - DRQ7),  они активны при
низком уровне.
.
                                - 12 -

   я2ЪДДДДДДДДДї
   я2і AEN (O) і
   я2АДДДДДДДДДЩ
     Сигнал 'ADDRESS ENABLE' используется для блокирования  мик-
ропроцессора  и другhtml
Ж